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數字電路PCB設計


基于SI的數字電路PCB高速設計

近幾年來,隨著集成電路工藝技術的飛速發展,使得其工作的速度越來越高。這樣就帶來了一個問題,體積減小使得電路的布局布線密度變大,集成電路輸出開關速度變快,而同時信號工作頻率不斷提高,因此如何處理高速信號,保證系統設計性能成為一個設計能否成功的關鍵因素。

隨著電子系統時鐘頻率迅速提高,信號邊沿不斷變陡,印刷電路板的線跡互連和板層特性對系統電氣性能的影響也越發重要。對于低頻設計,線跡互連和板層的影響可以不考慮。而當系統工作頻率超過50MHz時,一方面互連關系必須考慮傳輸線的影響,另一方面評價系統性能也應考慮印刷電路板板材的電參數。因此,高速系統的設計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性(信號質量)問題。如何在系統設計以及極板設計中考慮到信號完整性的因素,并采取有效的控制措施,已經成為當今系統設計工程師和PCB設計業界中的一個熱門課題。

一、確保PCB板信號完整性的方法

1.1隔離

PCB板上的器件有各種邊值(edgerates)和各種容性噪聲。最直接的提高信號完整性的方法是根據它們不同的邊值和靈敏度,將它們在PCB上物理地隔離開來。

1.2阻抗、反射和終端負載

阻抗控制和終端負載是高速設計中的基礎問題。在每個射頻電路設計中也是個核心問題。然而一些數字電路運行的頻率超過了射頻電路,在設計中仍然沒有考慮阻抗和終端負載,阻抗失配會對數字電路產生以下致命影響:

(1)數字信號將會在接受設備輸入端和發射設備輸出端間造成反射,反射信號被彈回并沿著線的兩端傳播直到最后被完全吸收;(2)反射信號造成信號通過傳輸線的振鈴效應,振鈴將影響電壓和信號時延甚至信號的完全惡化;(3)失配信號路徑可能導致信號對環境的輻射;阻抗不匹配所引發的問題可以通過終端負載來減小。通常在靠近接收器的信號線上放置一個或兩個分離的終端負載,簡單的做法是串接低值的排阻。終端負載限制信號的上升時間并能部分地吸收反射能量。值得注意的是終端負載并不能完全消除由于阻抗不匹配所引起的破壞性的影響。然而仔細地挑選合適的器件,終端負載可以有效地控制信號的完整性。并不是所有的布線都需要阻抗控制,這要由設計者來決定是否進行匹配。各種應用中規則是多種多樣的,但一般會遵循布線長度和信號的上升時間之間的規則,即通用的對阻抗控制規則是布線長度大于上升時間的1/6時,必須進行阻抗匹配。

1.3層面和層面分割

經常被數字設計者忽略的一個問題是回路的電流傳播。舉例來說,假設一個單向信號在兩個門之間傳輸(如圖2所示),電流會在門A到門B的回路中傳播,然后通過地線連接端回到門A.,這里存在兩個潛在的問題:

圖2 點對點的高速信號驅動

(1)接地應靠一個低阻抗值的路徑來接。如果是用一個高阻抗值的路徑,那么在圖2的接地管腳就會有壓降,這將會破壞所有器件對地的參考和降低輸入噪聲容限;(2)電流回路所造成的回路面積盡可能小。回路就相當于天線,通常來講,大的回路面積會增加回路輻射和導電的機會,每個PCB的設計者都希望返回的電流直接沿著信號線,這樣可以得到最小的回路面積;

用大面積地線層可以同時解決上面的的問題。大面積接地在所有的接地點之間提供低阻抗,同時允許回路電流直接通過各自的信號路徑傳輸。

PCB設計者一個常犯的錯誤是在地線層開槽(如圖3a所示)。圖3(a)顯示的是當信號線繞過地線層的開槽時的電流流向。回路電流將被迫繞過開槽,這就必然會產生大的環流回路。圖3(b)顯示的是地線層沒有開槽時的電流流向。通常來講,地線層不能開槽。然而也存在開槽無法避免的情況,當發生時,PCB的設計者必須保證沒有任何信號路徑經過開槽部分。

圖3 底線層的槽

在帶有鏡像差異的電源層中也應注意層面間區域的面積,PCB的電源層和地線層在板子的邊緣有輻射。從邊緣輻射出來的電磁能量可能破壞臨近的連接板。解決的辦法是縮小電源層,使其與地線層交疊一段固定的距離。這樣可以減小板外部直接區域的電磁輻射能量值,而且降低了電磁泄漏對鄰近板的影響。

1.4信號布線

保證信號完整性最重要的就是信號線的物理布線。高速信號在不連續的信號線中不能傳播。圖4(a)所示的右轉角是通常比較容易犯的有問題的布線方法,這樣的布線在低頻率下沒有問題,如果在高頻下就會輻射。要用圖4(b)一個45o或圖4(c)兩個45度的轉角來替代。

在高速電路設計中,對信號布線如果沒有特別的原因,應該盡可能消除所有的短接線,短接線就如同由于信號線的阻抗失配而引發的輻射一樣。另外在高速電路設計的布線中特別需要注意差分對的布線。差分對是通過兩條完全互補信號線驅動的,差分對可以很好地避免噪聲干擾和改進S/N率。然而差分對信號線對布線有特別高的要求:(1)兩條線必須盡可能靠近布線;(2)兩條線必須長度完全一致;

圖4 高速轉角

1.5克服串擾

在PCB設計中,串擾問題是另一個值得關注的問題當信號線間的間隔太小時,信號線間的電磁區將相互影響,從而導致信號的惡化,形成串擾。

串擾可以通過增加信號線的間距解決。然而,PCB設計者通常受制于日益緊縮的布線空間和狹窄的信號線間距,由于在設計中沒有更多的選擇,從而不可避免地在設計中引入一些串擾問題。文獻中給出了許多可靠間距的相關規則,常用規則是3W規則,即相鄰信號線間距至少應為信號線寬度的3倍。然而,實際中可接受的信號線間距依賴于實際的應用、工作環境及設計冗余等因素。因此,當串擾問題不可避免時,就應該對串擾定量化,設計者可以通過計算機仿真決定信號完整性效果和評估系統的串擾影響效果。

結論

信號完整性是貫穿于高速數字電路設計中最重要的問題之一,在此列出幾種在數字電路設計中保證信號完整性的方法:(1)對靈敏元件實施與噪聲器件的物理隔離;(2)阻抗控制、反射和信號終端匹配;(3)用連續的電源和地平面層;(4)布線中盡量避免采用直角;(5)差分對布線長度相等;(6)高速電路設計中應考慮串擾問題;(7)電源進行退耦處理。

在PCB板的設計過程中充分考慮到信號完整性的因素,并采取有效的控制措施,從而可以設計出安全可靠的高速電路。本文作者創新點:信號完整性(SI)問題已經成為當今PCB設計業界中一個新的熱門課題。本文闡述了高速PCB電路設計中的典型信號完整性問題.描述了信號完整性問題的表現形式,著重分析了影響信號完整性的幾個常見問題——串擾,電磁干擾和反射等。并有針對性地提出了解決問題的具體方案。在電路設計中,采取相應的措施能有效地提高信號完整性。

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